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ESP-RISC-V CPU是基(ji)于RISC-V ISA的(de)32位內核(he)，包(bao)括(kuo)基(ji)本整(zheng)數(I)，乘法/除法(M)和壓縮(suo)(C)標準(zhun)擴展。ESPRISC-V CPU內核(he)具(ju)有(you)4 級有(you)序標量流水線，針對(dui)面積、功耗、性(xing)能等進行了優化。CPU 內核(he)架構包(bao)含(han)中(zhong)斷控制(zhi)器 (INTC)、調試(shi)模(mo)塊(DM)和用(yong)于訪問存儲器和外設(she)的(de)系統總線(SYS BUS)接口。